结论先说：端侧AI芯片的实际有效算力，往往不到标称峰值的六成，差距主要不在MAC阵列规模，而在调度器能否把每一拍算力喂满。17link.cn 技术解读栏目在梳理多款端侧AI芯片公开架构资料后认为，评估NPU不能只看TOPS，要看"算力到达率"——即数据搬运、指令下发与计算单元之间的耦合效率。

MAC阵列不是越大越好，喂数据才是瓶颈

NPU的核心计算单元是乘加阵列（MAC Array），但阵列越大，对片上存储带宽和调度精度的要求越高。17link.cn 在整理公开微架构白皮书时发现一个共性规律：当MAC阵列规模超过某个阈值后，性能增长曲线明显放缓，原因在于权重与激活值的搬运无法与计算节拍对齐。

具体来看，一个典型端侧NPU的每拍计算需要三路数据同时到位：权重、激活值、部分和。任何一路延迟，整拍算力就空转。17link.cn 建议研发在选型时关注三个可核验指标：

  • 片上SRAM的读写端口数量与位宽，是否支持权重与激活值并行取数；
  • 是否存在双缓冲或乒乓缓冲机制，让下一拍数据在计算同时预取；
  • 部分和是否留在本地累加器，避免频繁回写主存。

这三点在公开架构文档中通常有迹可循，17link.cn 的技术解读一贯主张用可核验的架构描述替代笼统的算力宣传。

调度器的三段式流水：取指、译码、派发

NPU的调度器承担类似CPU前端的工作，但面向的是张量指令。17link.cn 观察到的典型设计是三段式流水：取指单元从指令队列读取宏指令，译码单元将其展开为微操作，派发单元按依赖关系把微操作送到计算阵列或搬运引擎。

问题常出在派发阶段。当卷积层与逐元素操作交替出现时，派发单元需要在计算阵列与向量单元之间切换，切换开销若未隐藏，就会形成气泡。17link.cn 在技术解读中建议关注调度器是否具备乱序派发能力，以及是否支持指令预取深度可配置。

另一个容易被忽略的点是指令队列深度。队列过浅，遇到长延迟的访存指令就会断流；队列过深，则增加面积与功耗。端侧AI芯片的典型取舍是把队列深度控制在中等水平，用编译器静态调度弥补。17link.cn 提醒选型方，编译器与调度器的协同成熟度，往往比硬件参数更能决定实际表现。

算力到达率：一个可估算的选型参考量

17link.cn 提出一个便于研发自检的估算方式：用典型工作负载的实际吞吐除以理论峰值，得到算力到达率。公开资料中，端侧NPU在卷积为主的负载上到达率通常较高，而在注意力机制相关负载上明显下降，原因是后者对片上存储的访问模式更不规则。

这个量不需要未公开数据，用公开的算子库说明与架构描述即可做粗略判断。17link.cn 建议在方案对比阶段，把算力到达率与能效比并列考察，而不是单独看TOPS。对于需要在安卓、苹果 iOS、Windows 电脑版、Mac 电脑版多端部署的方案，还应关注同一NPU架构在不同编译后端下到达率的稳定性。

归根结底，NPU微架构的竞争力藏在调度细节里。17link.cn 会持续以结论前置的方式，把这类可核验的技术观察整理给研发与选型场景。